Билет № 11

1.    Структура цифрового фильтра. Критерии физической реализуемости и устойчивости ЦФ.

Есть три варианта структуры, которые можно использовать, чтобы осуществить  фильтр.

 Прямая форма - эта структура строится непосредственно по разностному уравнению. Каноническая форма разностного уравнения:

       (2.1)

где (M+1) – число прямых связей;

     L – число обратных связей;

     m, l, n – целые положительные числа.

Прямая форма страдает от многих практических проблем, хотя и  выполняется быстрее. Коэффициенты и данные должны масштабироваться все вместе, что вызывает большие числовые ошибки. Полюса прямой формы становятся более чувствительными к ошибкам квантования.

1              Каскадная форма. Эти проблемы могут быть облегчены, если каскадное соединение биквадратных секций второго порядка используется для выполнения фильтра БИХ. Биквадратное выполнение работает медленнее, но генерирует меньшие числовые ошибки. Секции могут масштабироваться отдельно, чтобы минимизировать ошибки квантования и рекурсивные числовые ошибки.

   Параллельная форма структуры фильтра имеет смысл, когда большее количество процессоров доступно, чтобы осуществить все секции одновременно. 

Соединение  звеньев дискретной цепи

Каскадное соединение – наиболее употребительно.

                         H(z) = H₁(z) ·H₂(z) ·H₃(z)

Параллельное соединение – требуется не один процессор.

 

 

          H(z) = H₁(z) +H₂(z) +H₃(z)

Включение цепи H₂(z) в обратную связь цепи H₁(z)

 

    

 

 

1.1.1      Построение схемы рекурсивного фильтра

Схему цепи по дробной передаточной функции H(z) удобно строить в 2 этапа: сначала нерекурсивная часть, соответствующая числителю, затем каскадно с ней  - рекурсивная часть, соответствующая дроби, числитель которой равен единице.

Основой каскадной реализации является представление функции H(z) в виде произведения простейших сомножителей в числителе и знаменателе

                                                  ( )

где z_0m – нули H(z), z_¥m – полюсы H(z).

Сомножителям 1-го порядка (нули и полюсы - вещественные) соответствуют звенья 1-го порядка. Сомножителям 2-го порядка (нули и полюсы – комплексно-сопряженные) соответствуют звенья 2-го порядка.

Каскадный принцип реализации передаточной функции высокого порядка приводит к снижению уровня шумов квантования.

Типовыми звеньями ЦФ являются звенья 1-го и 2-го порядка. Передаточная функция звена 1-го порядка имеет вид

 

Звено 2-го порядка рассмотрено ниже.

 

Каноническая схема ЦФ

В канонической схеме ЦФ используется минимально возможное количество ячеек памяти, равное наибольшему из чисел m и n. На рисунке изображена структурная схема такого фильтра 2-го порядка.

Рекурсивный фильтр имеет n полюсов (это корни знаменателя). При вещественных коэффициентах полюса либо лежат на вещественной оси, либо образуют комплексно-сопряженные пары.

 

 Критерий физической реализуемости и устойчивости дискретной цепи совпадает с критерием для аналоговой цепи и состоит в удовлетворении требований:

-         коэффициенты a _M и b_L – вещественные числа,

-         корни знаменателя, то есть полюса H(z), расположены в пределах единичного круга плоскости z.

2         Каскадная форма

В этой форме системная функция H (z) в уравнении (7.1) - произведение меньших секций второго порядка, называемых biquads (биквадратными).

Системная функция H(z) записывается как произведение секций второго порядка     

  

 

             ,                                                                              (7.3)

где M = N/2.

Системная функция представляется как  цепочка этих biquads. Каждый biquad осуществлен в  прямой форме и полная функция системы осуществляется как  каскад biquad секций.

Чтобы не сталкиваться с проблемами устойчивости, в большинстве случаев фильтры БИХ делят на секции второго порядка так, чтобы минимизировать их чувствительность, и затем полный фильтр осуществляется как  каскадная цепочка таких секций. Коэффициенты каждой секции должны быть тщательно выбраны, чтобы избежать переполнений.

  Подпрограмма каждой формы: системная функция в z-области для биквадратной секции 2-го порядка БИХ фильтра имеет вид: соответств-ее разностное ур-е для биквадратной секции:

 Все коэффициенты должны быть масштабированы в кажд. Биквадр. секции отдельно, это необходимо для проведения вычислений в дробном формате чисел, а также гарантировать, что переполнение не будет происходить в итоге операций умножения – накопления в каждой секции. Пониженные коэфф. сохраняются в памяти процессора. Операции в каждой биквадратной секции  выполняют с масштабированными данными, и коэфф. в конечном счете повышаются перед выводом. Выбор надлежащего коэфф-та масштабирования зависит от цели проекта, и в некоторых случаях это может быть не нужно.

2. Структурная схема сдвигателя и её особенности.

поступившая 16-тиразрядная входная велечина сохр-ся целиком где-нибудь в 32-ухразрядном выходном поле. все инстр-ции сдвига выполн-ся за время одного цикла инструкции. Величина направление сдвига указывается непосредственно в инструкции или косвенно в регистре SE. Инструкция нормализации, денормализации и определения порядка исп-ны в блоке для плавающей точки и в операциях с плавающей точкой.

Устройство сдвига (SHIFTER) обеспечивает полный набор функций сдвига для 16-разрядных входных значений, в результате чего на выходе получается 32-разрядный результат.

Блок-схема устройства сдвига включает: массив сдвигателей, логику управления OR/PASS, определитель (детектор) порядка, устройство сравнения порядков и набор регистров.

Массив сдвигателей функционально представляет собой регистр циклического сдвига размером 16 на 32 бита. В него вводится 16-разрядное значение, которое он может поместить в любую позицию 32-битного результата от крайней правой до крайней левой за один цикл в соответствии управляющим кодом С и опорными сигналами (модификаторами) HI/LO. Ввод данных в массив и определитель порядка производится с регистра ввода устройства сдвига SI разрядностью 16 бит или с регистров AR, SR или MR по R-шине. Запись в регистр SI осуществляется с шины DMD, на которую возможно и его считывание.

Регистр результата устройства сдвига SR имеет разрядность 32 бита и разделяется на два 16-разрядных регистра SRO и SR1. Загрузка в регистры SRO и SR1 может производиться с шины DMD, а вывод результата - либо на шину DMD, либо на R-шину. Регистр SR также имеет обратную связь с логическим устройством OR/PASS для обеспечения операций сдвига с двойной точностью.

Регистр экспоненты (порядка) SE разрядностью 8 бит содержит значение порядка числа с плавающей точкой во время операций нормализации и денормализации. Он может быть считан или записан по 8 младшим разрядам шины DMD.

Регистр SB, имеющий разрядность 5 бит, используется для операций с блочной плавающей точкой, во время которых в нем содержится значение блочного порядка, т. е. значение, на которое должен произойти сдвиг для нормализации самого большого числа в блоке чисел. Регистр считывается и загружается с 5 младших бит шины DMD.

Запись в любой из регистров SI, SE или SB и считывание из них могут быть выполнены за один цикл. Считывание из регистров производится в начале цикла, а запись в них - в конце цикла. Это также позволяет сохранять содержимое регистра результата в памяти и обновлять его новым результатом в течение того же цикла.

В устройстве сдвига имеется еще второй (теневой) ряд регистров SE, SB, SI, SRI и SRO, который показан на рис. 5 за основными регистрами.

Дополнительный ряд регистров может быть активизирован для быстрого контекстного переключения.

Выбор основного или альтернативного ряда регистров определяется битом 0 в регистре состояния режима процессора MSTAT. Когда этот бит равен 0, то выбирается основной ряд регистров; когда равен 1, выбирается альтернативный ряд регистров.

Программно доступные регистры SI, SE, SB, SRO, SRI основного и теневого ряда представляют устройство сдвига на общей программной регистровой модели процессора (рис. 11).

Управляющий код С представляет собой 8-разрядную знаковую величину, показывающую направление и число позиций, на которое сдвигается входное значение. Положительный код означает сдвиг влево, а отрицательный код - вправо. Управляющий код поступает непосредственно из команды или из регистра порядка SE.

Внутренний опорный сигнал HI/LO определяет опорную точку сдвига. В состоянии HI все сдвиги происходят относительно SR1 (старших бит результата), а в состоянии LO - относительно SRO (младших бит результата). Сигнал HI/LO, являющийся модификатором инструкций устройства сдвига, полезен при сдвиге 32-разрядных значений, так как позволяет осуществлять сдвиг и старших и младших бит числа при одном и том же управляющем коде.

Все биты справа от входного значения в области результата заполняются нулями, а биты слева - в соответствии с видом сдвига.

Логическое устройство OR/PASS позволяет соединять части числа с повышенной точностью после их сдвига в одно число. Когда выбирается режим PASS (ПЕРЕДАЧА), массив данных устройства сдвига просто передается в регистр результата SR без изменений. Когда выбирается режим OR (ИЛИ), массив данных перед загрузкой в SR подвергается логической операции ИЛИ с текущим содержимым регистра SR.

Определитель порядка находит порядок (число лишних знаковых разрядов) входного значения с учетом его интерпретации, определяемой модификатором HI/LO и битом переполнения AV.

В режиме HI входное значение интерпретируется как число с одинарной точностью или как старшие биты числа с двойной точностью. Ему соответствуют значения порядка от 0 до -15.

В режиме HI, AV (обозначаемом как HIX) при установленном бите AV выводится порядок +1.

В режиме LO входное значение интерпретируется как младшие биты числа с двойной точностью. Ему соответствуют значения порядка от -15 до -31, которые записываются в регистр SE, если все старшие биты числа с двойной точностью знаковые.

Логическое устройство сравнения порядка совместно с определителем порядка находит значение порядка блока чисел, сохраняемое в регистре SB. Оно соответствует порядку максимального по модулю числа в блоке.

3. Перечень, свойства и  назначение шин ЦСП.

Внутренние устройства процессора связаны:

DMA (Data Memory Address) шинами адреса памяти данных 14-разрядными

РМА (Program Memory Address) адреса памяти программ 14-разрядными

DMD (Data Memory Data) шиной данных памяти данных 16-разрядной

PMD (Program Memory Data)шиной данных памяти программ 24-разрядной. Они мультиплексированы в две выводимые наружу внешние шины, шину адреса и шину данных. По шине внутренних результатов R(16 разрядная) осуществляется прямой обмен данными между вычислительными устройствами.

ADDR bus – внешняя шина адреса

DATA bus – внешняя шина данных

Главной структурной особенностью микропроцессорных устройств явля­ется магистрально-модульный принцип построения, определяющий способы соединений между отдельными блоками. Согласно этому принципу система разбивается на ряд функционально-законченных устройств - модулей. Связь между модулями осуществляется с помощью системной магистрали, состоящей из трех основных шин: адреса, данных и управления.

Это подразумевает общий для всех модулей состав шин и общие правила выполнения всех процедур передачи информации по магистрали. Шина -группа сигналов микросхемы, объединенных по функциональному признаку. Шинная организация связей микропроцессорной системы позволяет легко за­менять аппаратные модули, например, устанавливать новые микросхемы памя­ти c более высоким быстродействием или большей емкости, модернизировать устройства ввода/вывода.

Шина данных - основная шина, по которой происходит непосредствен­ный обмен информацией между различными блоками системы. Скорость обме­на зависит от ее разрядности. Обычно шина данных имеет 8, 16, 32 или 64 раз­ряда. За один цикл обмена по 64-разрядной шине передается 8 байт, по 8-разрядной - только один байт. Шина данных определяет разрядность всей сис­темы. Когда говорят о 16-разрядном процессоре, то подразумевают, что он имеет 16-разрядную шину данных. Шина данных всегда двунаправленная и чем больше ее разрядность, тем сложнее организовать одновременное изменение сигналов во времени в приемнике при передаче информации от источника из-за разной длины проводников и разного количества элементов. Обмен по шине происходит за один или несколько периодов тактовой частоты и состав­ляет обычно единицы, десятки наносекунд. При тактовых частотах процессора, составляющих сотни мегагерц, на задержку распространения сигналов оказы­вает влияние также и емкость монтажа. В приемник сигналы поступают факти­чески в разные моменты времени.

Шина адреса служит для определения адреса (номера) ячейки памяти ОЗУ, ПЗУ или адреса устройства ввода/вывода, с которыми процессор обмени­вается информацией в данный момент времени. Каждому устройству (кроме процессора), каждой ячейке памяти в микропроцессорной системе присваива­ется собственный адрес. Когда процессор выполняет команду, в поле адреса­ции операндов которой указано внешнее устройство или микросхема памяти, то выбранный в команде элемент схемы активизируется (выводится из Z-состояния) и готовится к обмену информацией. Остальные устройства должны находиться в высокоомном Z-состоянии, которое эквивалентно их отключению от шины данных микропроцессорной системы. Шина адреса может быть одно­направленной или двунаправленной, ее разрядность определяет максимальный объем внешней памяти. Например, 16-разрядная шина адреса обеспечивает подключение внешней памяти емкостью до 64 Кбайт (2¹⁶ байт), 32-разрядная шина - до 4 Гбайт (2³² байт).

Шина управления - вспомогательная шина, сигналы которой задают раз­личные режимы работы системы, она является индивидуальной для каждой мо­дели процессора. Имеется ряд управляющих сигналов, которые используются в большинстве микропроцессорных систем. К ним относятся сигналы чтения

RD, записи WR, задающие направление передачи информации по шине дан­ных при обращении к микросхемам памяти и портам ввода/вывода, сигнал

сброса RESET - для начального запуска системы. Подчеркивание сверху при обозначении перечисленных сигналов шины управления означает, что актив­ным уровнем является логический ноль. Чтобы выполнить, например, чтение

данных из памяти процессор должен сформировать на своем выходе RD на­пряжение низкого уровня. Сигналы запроса прерываний IRQ позволяют реаги­ровать программе на события, происходящие во внешних устройствах, с ми­нимальной задержкой обнаруживать изменение уровня выходного сигнала уст­ройства, подключенного к процессору.